热*桌面1GB DDR3内存模块/海力士芯片/低价格/ 8位

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加入意向| 包装细节: | 批量或零售包装; 品牌包; 箱包 |
|---|---|
| 交货详细信息: | 3working天 |
*热*桌面1GB DDR3内存模块/海力士芯片/低价格/ 8位
高品质和有竞争力的价格。
所有产品都经过严格的包装。
产品描述 | MT-DDR3 10600-1GB |
存储容量 | 1GB |
升级类型 | 通用 |
类型 | DDR3 |
Techonogy | DDR3 |
构成因素 | DIMM 240针 |
内存速度 | 1333MHZ(PC10600) |
CAS延时 | CL7 |
数据完整性检查 | 非ECC |
RAM特点 | 无缓冲 |
模块配置 | 128*8 |
电源电压 | 1.5V |
兼容插槽 | 1 *内存 |
保证 | 1年 |
台式机内存RAM DDR3 4GB的1333MHz /质量最好
1)DDR 400/333及DDRII 533/667/800 MHz的
2)一百八十四分之一百六十八/ 240针插座式双列直插式内存模块(DIMM)
3)2.6V电源
4)数据传输率:400 /五百三十三分之三百三十三/ 667 / 800Mbps的(最大)
5)2.5 V(SSTL-2兼容)的I / O DDR I系列产品,1.8Vpower供应DDR II产品
6)双数据速率架构,每个时钟周期两次数据传输
7)双向,差分数据选通(DQS)传输/数据接收,是
在接收机处捕获数据中使用
8)数据输入和输出synchronzed与DQS。
9)DQS是边沿与写入数据对齐的数据读取,中心对齐。
10)差分时钟输入(CK和CK)
11)DLL对齐DQ和DQS转换与CK转换。
12)输入的命令对每一个积极的CK边缘:数据和数据屏蔽参考
DQS的两个边缘。
13)四个内部银行为并发操作(组件)
14)数据掩模(DM)写入数据。
15)为每个突发访问自动预充电选项
16)可编程突发长度:2,4,8
17)可编程/ CAS等待(CL):3
18)可编程输出驱动强度:正常/弱
19)刷新周期:(8192刷新周期/ 64ms的)。
20)7.8US最大平均周期刷新间隔。
21)发表CAS由可编程添加剂延时为更好的命令和数据总线
效率
22)片外驱动器的阻抗调整和片上终止实现更好的信号质量。
23)DQS可为单端数据选通信操作被禁止
24)刷新2变化
25)自动刷新
26)自刷新
DDR2内存2GB内存。
| Packaging Details: | bulk or retail packing; brand package; box package |
|---|---|
| Delivery Detail: | 3working days |
*HOT*Desktop ddr3 1gb memory module/ hynix chips/ lower price/ 8bits
High quality and competitive price.
All products are subject to stringent packaging.
Product Description | MT-DDR3 10600-1GB |
Storage Capacity | 1GB |
Upgrade Type | Generic |
Type | DDR3 |
Techonogy | DDR3 |
Form Factor | DIMM 240-PIN |
Memory Speed | 1333MHZ (PC10600) |
CAS Latency | CL7 |
Data Integrity Check | Non-ECC |
RAM Features | Unbuffered |
Module Configuration | 128*8 |
Supply Voltage | 1.5V |
Compatible Slots | 1*memory |
Warranty | 1 years |
desktop memory ram ddr3 4gb 1333mhz/ best quality
1) DDR 400/333 & DDRII 533/667/800 MHz
2) 168/184/240-pin socket type dual in line memory module (DIMM)
3) 2.6V power supply
4) Data rate: 400/333/533/667/800Mbps (max)
5) 2.5 V (SSTL-2 compatible) I/ O for DDR I products, 1.8Vpower supply for DDR II products
6) Double-data-rate architecture, two data transfers per clock cycle
7) Bi-directional, differential data strobe (DQS) is transmitted/ received with data, to be
used in capturing data at the receiver
8) Data inputs and outputs are synchronzed with DQS.
9) DQS is edge aligned with data for read, center aligned with data for write.
10) Differential clock inputs (CK and CK)
11) DLL aligns DQ and DQS transitions with CK transitions.
12) Commands entered on each positive CK edge: Data and data mask referenced to
both edges of DQS.
13) Four internal banks for concurrent operation (component)
14) Data mask (DM) for write data.
15) Auto precharge option for each burst access
16) Programmable burst length: 2, 4, 8
17) Programmable/ CAS latency (CL) : 3
18) Programmable output driver strength: Normal/ weak
19) Refresh cycles: (8192 refresh cycles/ 64ms) .
20) 7.8US maximum average periodic refresh interval.
21) Posted CAS by programmable additive latency for better command and data bus
efficiency
22) Off-chip-driver impedance adjustment and on-die-termination for better signal quality .
23) DQS can be disabled for single-ended data strobe operation
24) 2 variations of refresh
25) Auto refresh
26) Self refresh
ddr2 ram memory 2gb.